ＳｙｓｔｅｍＶｅｒｉｌｏｇによる検証の基礎

篠塚 一也【著】

森北出版（2020/01発売）

• サイズ A5判／ページ数 380p／高さ 23cm
• 商品コード 9784627851719
• NDC分類 549.7
• Cコード C3004

内容説明

ＳｙｓｔｅｍＶｅｒｉｌｏｇによる検証技術を、基礎から応用まで幅広く、丁寧に解説。多数のソースコードとシミュレーション例を通して、実践的な知識が身につく１冊。

目次

第１章　概要
第２章　ＳｙｓｔｅｍＶｅｒｉｌｏｇに関する予備知識
第３章　ランダムスティミュラスの生成
第４章　ファンクショナルカバレッジ
第５章　アサーション
第６章　ＵＶＭ
第７章　補足

著者等紹介

篠塚一也［シノズカカズヤ］
１９７０年東京理科大学理学部数学科卒業。１９７２年名古屋大学理学研究科数学修士課程修了。１９７３年名古屋大学理学研究科数学研究生修了。１９７３年ＮＢＣ（Ｎｉｐｐｏｎ　Ｂｕｓｉｎｅｓｓ　Ｃｏｎｓｕｌｔａｎｔ）に入社し、ＣＯＢＯＬ、ＦＯＲＴＲＡＮ、問題向き言語のコンパイラー開発に従事。１９７８年第二精工舎（現セイコーインスツル）に移り、国産初のＶＬＳＩレイアウトシステムの設計・開発を行い、最初のバージョンを成功裏に完成後、欧米の先進技術を学ぶため、外資系企業に転職。１９８３年ＧＥＩＡＬ（Ｇｅｎｅｒａｌ　Ｅｌｅｃｔｒｉｃ（Ｕ．Ｓ．Ａ．）Ｉｎｄｕｓｔｒｉａｌ　Ａｕｔｏｍａｔｉｏｎ　Ｌｔｄ．）に移籍し、米国ＧＥ　Ｃａｌｍａ社の製品サポートに従事。この時期はＰＣ草創期にあり、使用可能なメモリー量が限定されていたため、仮想記憶方式を採用したＥＤＡツールのプロトタイプをＰＣ上で開発し、ＧＥに採用された。１９８６年米国に渡り、ＧＥ　Ｃａｌｍａに入社。１９８７年、プロトタイプを製品として完成し、ＥＤＳＩＩＩとして市場にリリース。以降、シリコンバレーの主要ベンダーでＥＤＡツールの設計・開発業務に従事。２００６年日本に帰国し、自社アートグラフィックスのＥＤＡ製品開発を担当し、現在に至る（本データはこの書籍が刊行された当時に掲載されていたものです）
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感想・レビュー

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SystemVerilogというハードウェアの設計と検証の2つの機能を持つ記述言語を使って設計の仕様が意図したものか検証する本。乱数でテストケースを選択する話とテストカバレッジをサンプリングする話まではなんとか概要を掴めた気がする。しかしアサーションとUVMについては実際にどのように動くのか想像できなかった https://symbiyosys.readthedocs.io/ のassume,assertはSVのサブセットだと思っていたのだが、帰納を使ったassertは本書では全く登場しなかった。

2021/11/12