内容説明
本書はＶｅｒｉｌｏｇ ＨＤＬのＲＴＬ（レジスタ・トランスファ・レベル）合成への実用的かつ有用なガイドです。論理合成可能なＶｅｒｉｌｏｇ ＨＤＬ記述例を数多く紹介します。論理合成のためにサポートされているＶｅｒｉｌｏｇ ＨＤＬ言語構文の詳細について説明します。さらに、ハードウェア構成要素をモデリングするために、論理合成可能な言語構文を集めてきて、利用例を示します。設計モデルとネットリストと間の機能ミスマッチについて、それが発生する原因を詳細に説明し、ミスマッチをどのようにして回避するか回避方法を推奨します。
目次
第１章 基礎
第２章 ゲートへのＶｅｒｉｌｏｇ ＨＤＬ構文
第３章 モデリング例
第４章 モデル最適化
第５章 検証
著者等紹介
Ｂｈａｓｋｅｒ，Ｊａｙａｒａｍ［Ｂｈａｓｋｅｒ，Ｊａｙａｒａｍ］
Ｄｉｓｔｉｎｇｕｉｓｈｅｄ Ｍｅｍｂｅｒ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｓｔａｆｆ，Ｂｅｌｌ Ｌａｂｓ，Ｌｕｃｅｎｔ Ｔｅｃｈｎｏｌｏｇｉｅｓ．ＩＥＥＥ ＰＡＲ １３６４．１ Ｖｅｒｉｌｏｇ合成インターオペラビリティ・ワーキング・グループの議長として、ＲＴＬ合成のためのＶｅｒｉｌｏｇサブセットの標準化を推進。Ｂｅｌｌ ＬａｂｓのＡｒｃｈ Ｓｙｎ合成システム開発のメイン・アーキテクト。現在は、Ｃａｄｅｎｃｅ Ｄｅｓｉｇｎ Ｓｙｓｔｅｍｓ社のシニア・アーキテクト。ＡＴ＆Ｔ／Ｌｕｃｅｎｔの設計者にＶｅｒｉｌｏｇ ＨＤＬとそのＨＤＬ合成について、教育を行う。またベストセラー『Ａ Ｖｅｒｉｌｏｇ ＨＤＬ Ｐｒｉｍｅｒ』などＶｅｒｉｌｏｇ ＨＤＬ、ＶＨＤＬに関して多数の本の著者でもある
佐々木尚［ササキヒサシ］
東芝セミコンダクター社でＣＡＤサポートに従事。ＩＥＥＥ ＰＡＲ １０７６．１ ＶＨＤＬ－ＡＭＳ（ａｎａｌｏｇ ａｎｄ ｍｉｘｅｄ－ｓｉｇｎａｌ ｅｘｔｅｎｔｉｏｎ）の言語設計に参加し、その形式的意味論で貢献。現在、ＩＣ開発のプロジェクト管理に興味をもつ
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