出版社内容情報
本書では、UCバークレーで開発されたオープンソースの命令セット（ISA）「RISC-V」を用いて、CPUの作り方を解説します。コンピュータアーキテクチャ、ハードウェアに関する知識があまりない方にも理解できるように基礎からわかりやすく学んでいきます。CPUとコンピュータアーキテクチャのしくみを解説したうえで、基本整数命令の実装から、CPUの高速化で活躍するパイプラインの実装、スーパーコンピューターでも活躍するベクトル拡張命令(SIMD)、さらに、汎用CPUでは負荷の高い処理をより高速に実行するためにCPUへ追加可能なカスタム命令の実装までを行います。CPU設計に用いる基本言語としては、Velilogを抽象化したHDL（ハードウェア記述言語）であるChiselを利用しています。
CPUの自作範囲に関して、手順が煩雑なFPGAでの動作確認は行わず、ソフトウェア上でエミュレーションをゴールとしているので、ソフトウェアエンジニアの方にも取っ付きやすいものとなっています。
巻末には、昨今RISC-Vが注目されている理由を整理するため、RISC-Vのもたらす価値についてまとめています。
内容説明
本書では、ＵＣバークレーで開発されたオープンソースの命令セット（ＩＳＡ）「ＲＩＳＣ‐Ｖ」を用いて、ＣＰＵの作り方を解説します。コンピュータ・アーキテクチャ、ハードウェアに関する知識があまりない方にも理解できるように、基礎からわかりやすく学ぶ構成となっています。ＣＰＵとコンピュータ・アーキテクチャのしくみを解説したうえで、基本整数命令の実装から、ＣＰＵの高速化で活躍するパイプラインの実装、スーパーコンピュータでも活躍するベクトル拡張命令（ＳＩＭＤ）、さらに汎用ＣＰＵでは負荷の高い処理をより高速に実行するためにＣＰＵへ追加可能なカスタム命令の実装までを行います。ＣＰＵ設計に用いる基本言語としては、Ｖｅｌｉｌｏｇを抽象化したＨＤＬ（ハードウェア記述言語）であるＣｈｉｓｅｌを利用しています。ＣＰＵの自作範囲に関して、手順が煩雑なＦＰＧＡでの動作確認は行わず、ソフトウェア上でのエミュレーションをゴールとしているので、ソフトウェアエンジニアの方にも取っ付きやすいものとなっています。巻末には、昨今ＲＩＳＣ‐Ｖが注目されている理由を整理するため、ＲＩＳＣ‐Ｖのもたらす価値についてまとめています。
目次
第１部 ＣＰＵ自作のための基礎知識（ＣＰＵとは何か；コンピュータ・アーキテクチャ ほか）
第２部 簡単なＣＰＵの実装（環境構築；命令フェッチの実装 ほか）
第３部 パイプラインの実装（パイプラインとは；パイプラインレジスタの実装 ほか）
第４部 ベクトル拡張命令の実装（ベクトル命令とは；ＶＳＥＴＶＬＩ命令の実装 ほか）
第５部 カスタム命令の実装（カスタム命令の意義；ポピュレーションカウント命令の実装 ほか）
著者等紹介
西山悠太朗［ニシヤマユウタロウ］
１９９１年生まれ。東京大学卒。株式会社フィックスターズＲＩＳＣ‐Ｖ研究所研究員。ウエストバーグ株式会社代表取締役。メディア事業や教育出版事業など複数の事業売却を経験。ビッグデータ解析、ＷＥＢマーケティングを軸に、一部上場企業からスタートアップまで幅広く業務支援を行う。また、立ち上げたＤ２Ｃ事業を１年で年商５億円規模まで急成長させる等、ｔｏＢ／ｔｏＣ、有形／無形商材と幅広いビジネス経験を積む。ＰＣメーカー経営をきっかけにコンピュータへの興味が膨らみ、現在はＲＩＳＣ‐Ｖ研究に携わる
井田健太［イダケンタ］
１９８６年生まれ。株式会社フィックスターズＲＩＳＣ‐Ｖ研究所研究員。大学院修士課程修了後、半導体後工程の装置メーカーに就職し、装置用組み込みソフトウェアの開発を行う。その後転職を経て、株式会社フィックスターズにて主にＦＰＧＡの論理設計とＦＰＧＡを制御するためのソフトウェア開発を行う（本データはこの書籍が刊行された当時に掲載されていたものです）
※書籍に掲載されている著者及び編者、訳者、監修者、イラストレーターなどの紹介情報です。
