Verilog Coding for Logic Synthesis

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Verilog Coding for Logic Synthesis

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  • Wiley-Interscience（2003/04発売）
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  • 製本 Hardcover:ハードカバー版／ページ数 309 p.
  • 言語 ENG
  • 商品コード 9780471429760
  • DDC分類 621.395

Full Description

Provides a practical approach to Verilog design and problem solving.
* Bulk of the book deals with practical design problems that design engineers solve on a daily basis.
* Includes over 90 design examples.
* There are 3 full scale design examples that include specification, architectural definition, micro-architectural definition, RTL coding, testbench coding and verification.
* Book is suitable for use as a textbook in EE departments that have VLSI courses

Contents

Table of Figures. Table of Examples.

List of Tables.

Preface.

Acknowledgments.

Trademarks.

Introduction.

Asic Design Flow.

Verilog Coding.

Coding Style: Best-Known Method for Synthesis.

Design Example of Programmable Timer.

Design Example of Programmable Logic Block for Peripheral Interface.